Etudiant : EL-KORCHI HALIM

Filière : Master Microélectronique, Signaux et Systèmes (2ME2S)

Encadrant : Pr. CHARQI MOHAMMED

Annèe : 2024

Résumé : Ce travail de recherche porte sur la conception et la validation de blocs de circuits intégrés pour des étiquettes RFID passives UHF, en conformité avec le protocole EPC Class-1 Generation 2 (EPC C1G2). Les étiquettes RFID passives sont largement utilisées dans des applications variées, telles que la logistique, la gestion des stocks et le contrôle d'accès, grâce à leur capacité à fournir une identification sans fil sans nécessiter de batterie embarquée. L'objectif principal de ce projet est de développer un front-end analogique haute performance capable de maximiser la portée de lecture tout en respectant les exigences du protocole EPC C1G2. Trois blocs fondamentaux ont été conçus et analysés : l'oscillateur (Clock Generator), le circuit Power-On Reset (POR) et le modulateur ASK. Ces blocs ont été réalisé en technologie CMOS 180 nm en utilisant l'outil Cadence Virtuoso, un environnement de conception intégré largement adopté dans l'industrie des semi-conducteurs. Chaque bloc a été soigneusement conçu et optimisé pour répondre aux exigences spécifiques en termes de stabilité, consommation d'énergie et robustesse. Pour l'oscillateur, le Layout a été conçu pour assurer une stabilité optimale de l'oscillation, essentielle pour le bon fonctionnement du système RFID. Les techniques de placement et de routage ont permis de minimiser les interférences et les effets de couplage capacitif. Pour le circuit POR, les composants critiques tels que les miroirs de courant et les inverseurs ont été placés et routés de manière à garantir un démarrage fiable du système. Enfin, le Layout du modulateur ASK a été optimisé pour un routage efficace des signaux de modulation et de l'horloge, tout en intégrant des techniques de gestion des parasites et de la consommation d'énergie. Les vérifications DRC (Design Rule Check) et LVS (Layout Versus Schematic) ont été effectué pour garantir que les Layouts respectent les règles de conception et correspondent fidèlement aux schémas capturés. Les simulations post-Layout, incluant l'extraction parasitique, ont confirmé que les performances des circuits sont conformes aux prévisions théoriques, assurant une performance optimale en conditions réelles.